苏试宜特TEM工程团队与华东师范大学通信/电子工程学院吴幸教授、电子科技大学刘志伟副教授，利用高分辨率TEM与EDS成分分析针对FinFET 器件材料失效机制探讨。该研究成果已在线发表于2021 IEEE International Symposium on the Physical and Failure Analysis of Integrated Circuits (IPFA)  (DOI:10.1109/IPFA53173.2021.9617380)，同时，该研究工作也被列入国家自然科学基金和上海市科委重点项目。

在摩尔定律的推动下，半导体器件的特征尺寸不断减小，逐渐逼近平面晶体管的物理极限。鳍式场效应晶体管（Fin Field-Effect Transistor, FinFET）将导电通道立体化，极大增强了栅极控制能力，短沟道效应得到有效抑制，漏电流减小，并且导电通道的轻掺杂使得载流子迁移率显著提高。电性失效是造成电子元器件或集成电路系统可靠性降低的重要因素，FinFET器件作为一种纳米器件，对电应力加载更加敏感，基于FinFET器件的电学可靠性研究具有重要意义。鳍状结构是FinFET器件的重要组成部分，其物理尺寸在纳米量级，传统的研究方法很难做到定点分析，并且在工艺制备过程中易出现工艺问题，需要进行工艺检验以筛选出合格的FinFET器件进行后续研究，避免器件因自身原因造成失效模式混叠，干扰失效分析结果。

针对以上问题，华东师范大学吴幸教授团队与苏试宜特开展合作，共同致力于先进器件的可靠性研究工作，利用透射电子显微镜技术（Transmission Electron Microscopy, TEM）探索电应力对纳米器件、随机存储器以及低维半导体器件的影响，有关工作发表在相关领域高水平期刊、Nature Communications、Advanced Materials等。为针对性研究鳍状结构在不同电应力作用下的失效形式，实验采用的FinFET器件不同于工业界设计，去除多层金属互连结构，电压应力直接加载于器件的栅极接触上，加载的电应力分别为直流电应力（Direct Current, DC）和传输线脉冲电应力（Transmission Line Pulse, TLP）。

研究发现，DC电应力造成的破坏为面积式，器件的栅极接触、隔离绝缘层与鳍状结构均被破坏。同时，鳍状结构底部与硅衬底的交界处被烧熔，出现凹坑，被破坏的隔离绝缘层无法有效抑制元素迁移，导致器件性能更加退化。TLP电应力造成的破坏为区域式，未被破坏的隔离绝缘层部分依旧能够有效抑制元素迁移，鳍状结构被电应力破坏，底部与硅衬底的交界处出现小范围的硅聚集。

研究结果表明，增加栅极接触与鳍状结构的距离、鳍状结构顶部的稳定性、隔离保护层的绝缘性能够有效提高FinFET器件的可靠性。该工作对实际的FinFET器件进行物理失效分析，用可靠的实验结果为FinFET器件的优化提供指导方向。让我们一起来看一下FinFET器件电学特性图与无损器件的整体结构图。

苏试宜特作为华东师范大学通信与电子工程学院的实习基地，将持续深化校企合作，提供专业、精准的分析技术，攻克集成电路产业发展上更多研发课题。